在半導(dǎo)體制造（如CMOS柵介質(zhì)、DRAM電容絕緣層）、MEMS微結(jié)構(gòu)加工中，SiO?（二氧化硅）與SiN（氮化硅）的選擇性刻蝕是關(guān)鍵工藝節(jié)點(diǎn)——選擇比（SiO?刻蝕速率/SiN刻蝕速率）直接決定器件良率：若選擇比不足，SiN襯底/掩模易被過度刻蝕，導(dǎo)致柵極短路、電容漏電等失效。本文聚焦等離子體刻蝕中氣體化學(xué)對(duì)超高選擇比的調(diào)控機(jī)制，結(jié)合實(shí)測(cè)數(shù)據(jù)解析核心邏輯。

一、介質(zhì)刻蝕選擇比的核心定義與工業(yè)價(jià)值

• 選擇比公式：$R(\text{SiO}_2)/R(\text{SiN})$（速率單位：nm/min，無量綱）
• 工業(yè)需求：CMOS工藝要求選擇比≥20（避免柵極SiN損傷）；DRAM電容刻蝕需≥30（保護(hù)底部SiN阻擋層）
• 痛點(diǎn)：純物理刻蝕（Ar離子轟擊）選擇比≈1（無選擇性）；純化學(xué)刻蝕速率慢（≤50nm/min），需“化學(xué)-物理協(xié)同”實(shí)現(xiàn)高選擇比+合理速率

二、氣體化學(xué)調(diào)控選擇比的核心邏輯

等離子體刻蝕中，自由基主導(dǎo)化學(xué)刻蝕，離子主導(dǎo)物理轟擊：

• SiO?刻蝕：由F自由基反應(yīng)（$\text{SiO}_2 + 4\text{F}^ \rightarrow \text{SiF}_4\uparrow + 2\text{O}^*$），無聚合物沉積傾向；
• SiN刻蝕：F反應(yīng)（$\text{SiN} + 4\text{F}^ \rightarrow \text{SiF}_4\uparrow + \text{N}^$）+ N/H*反應(yīng)，但SiN表面易吸附$\text{C}_x\text{F}_y$聚合物，抑制刻蝕；
• 高選擇比本質(zhì)：增強(qiáng)SiO?的F*反應(yīng)速率，同時(shí)通過聚合物沉積抑制SiN刻蝕速率。

三、常見氣體體系的選擇比實(shí)測(cè)數(shù)據(jù)

注：測(cè)試條件為13.56MHz射頻功率150W、壓力5mTorr、電極溫度25℃

四、氣體化學(xué)影響選擇比的微觀機(jī)制

1. 含氟碳?xì)怏w的自由基貢獻(xiàn)：

   • CF?：F*濃度高但C/F比低（1/4），聚合物沉積少，選擇比低；
   • CHF?：C/F比1/3，含H*促進(jìn)SiN表面H-F反應(yīng)，生成少量聚合物，選擇比提升；
   • C?F?：C/F比1/2，C*濃度高，易形成$\text{C}_x\text{F}_y$聚合物，抑制SiN刻蝕，選擇比顯著提升。

2. 添加劑的調(diào)控作用：

   • O?：消耗過量C，避免SiO?表面聚合物沉積（影響速率），同時(shí)增強(qiáng)F濃度；
   • CO：提供O和C，平衡聚合物沉積與F*濃度，優(yōu)化選擇比；
   • N?：與C*反應(yīng)生成C-N鍵，增強(qiáng)聚合物穩(wěn)定性，SiN速率下降60%（N?添加15%時(shí)聚合物厚度從5nm增至12nm）。

3. 工藝參數(shù)協(xié)同優(yōu)化：

   • 射頻功率：從200W降至100W，離子能量從25eV降至12eV，選擇比從15提升至35（SiO?速率從80降至60，SiN從5.3降至1.7）；
   • 壓力：從3mTorr升至7mTorr，自由基濃度提升30%，選擇比從30升至38（SiN速率僅提升5%）。

五、工業(yè)量產(chǎn)驗(yàn)證

某14nm CMOS廠采用C?F?+8%O?+5%Ar體系，優(yōu)化后：

• 選擇比穩(wěn)定在40±2；
• SiO?速率85±5nm/min（滿足量產(chǎn)節(jié)拍）；
• SiN速率≤2.2nm/min（底部阻擋層保留≥95%）；
• 器件良率從92%提升至97.5%（柵極短路失效下降80%）。

綜上，SiO?/SiN超高選擇比的核心是“C?F?為主的含氟碳?xì)怏w+添加劑調(diào)控聚合物沉積+低離子能量工藝”，三者協(xié)同實(shí)現(xiàn)“高效刻蝕SiO?+選擇性抑制SiN”。工業(yè)應(yīng)用需結(jié)合器件需求優(yōu)化氣體配比與工藝參數(shù)。